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Shenzhen Goldensun Electronics Technology Limited

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Pedazos del chip CI 16 de la memoria de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J

China Pedazos del chip CI 16 de la memoria de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J proveedor

Ampliación de imagen :  Pedazos del chip CI 16 de la memoria de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J

Datos del producto:

Lugar de origen: Original
Nombre de la marca: Original Manufacturer
Certificación: RoHS
Número de modelo: MT41K64M16TW-107: J

Pago y Envío Términos:

Cantidad de orden mínima: 1
Precio: Negotiation
Detalles de empaquetado: embalaje original
Tiempo de entrega: En stock
Condiciones de pago: TT, Paypal, Western Union y así sucesivamente
Capacidad de la fuente: 80000
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Descripción detallada del producto
Tipo de la COPITA: DDR3L SDRAM Densidad de microprocesador (mordida): 1G
Organización: 64Mx16 Número de bancos internos: 8
Número de pedazos/palabra (mordida): 16 Tarifa de reloj máxima (megaciclos): 933

MT41K64M16TW-107: Microprocesador de COPITA de J DDR3L SDRAM 1Gbit 64Mx16 1.35V 96-Pin FBGA

 

DDR3 SDRAM utiliza una arquitectura doble de la tarifa de datos para alcanzar la operación de alta velocidad. La arquitectura doble de la tarifa de datos es una arquitectura 8n-prefetch con un interfaz diseñado para transferir dos palabras de datos por ciclo de reloj en los pernos de la entrada-salida. Sola haber leído o escribe la operación para el DDR3 SDRAM consiste en con eficacia un solo 8n-bit-wide, transferencia de datos del ciclo del cuatro-reloj en la base interna de la COPITA y ocho que corresponden n-pedazo-ancho, las transferencias de un - a medias - datos del reloj-ciclo en los pernos de la entrada-salida. El estroboscópico diferenciado de los datos (DQS, DQS#) se transmite externamente, junto con datos, para el uso en recogida de datos en el receptor de la entrada de DDR3 SDRAM. DQS centro-se alinea con los datos para WRITEs. Los datos leídos son transmitidos por el DDR3 SDRAM y borde-alineados con los estroboscópicos de los datos. El DDR3 SDRAM actúa desde un reloj diferenciado (las CK y CK#). La travesía que pasa a ALTO las CK y de CK# que pasan a BAJO se refiere como el borde positivo de las CK. El control, el comando, y las señales de la dirección se registran en cada borde positivo de las CK. Los datos de entrada se registran en el primer borde de levantamiento de DQS después de que el preámbulo de la ESCRITURA, y los datos de salida se refiera en el primer borde de levantamiento de DQS después del preámbulo LEÍDO. Lea y escriba los accesos al DDR3 SDRAM explosión-se orientan. Los accesos comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando del ACTIVAR, que después es seguido por HABER LEÍDO o ESCRIBE comando. Los pedazos de la dirección registraron coincidente con el comando del ACTIVAR se utilizan para seleccionar el banco y la fila que se alcanzarán. Los pedazos de la dirección registraron coincidente con HABER LEÍDO o ESCRIBEN comandos se utilizan para seleccionar el banco y la ubicación de la columna que comenzaba para el acceso de la explosión. El dispositivo utiliza HABER LEÍDO y ESCRIBE BL8 y BC4. Una función auto de la precarga se puede permitir proporcionar una precarga uno mismo-sincronizada de la fila que se inicie en el final del acceso de la explosión. Como con RDA estándar SDRAM, haber canalizado, arquitectura del multibank de DDR3 SDRAM permite la operación concurrente, de tal modo proporcionando alto ancho de banda por precarga de la fila y tiempo de ocultación de la activación. Un uno mismo restaura modo se proporciona, junto con un poder-ahorro, modo del poder-abajo.

Características dominantes

  • VDD = VDDQ = +1.35V (1.283V a 1.45V)
  • Compatible con versiones anteriores a VDD = VDDQ = 1.5V ±0.075V
  • Estroboscópico bidireccional diferenciado de los datos
  • arquitectura del prefetch 8n-bit
  • Entradas de reloj diferenciado (CK, CK#)
  • 8 bancos internos
  • Terminación nominal y dinámica (ODT) del en-dado para los datos, el estroboscópico, y las señales de la máscara
  • Estado latente programable de CAS (LEÍDO) (CL)
  • Estado latente aditivo programable (AL) de CAS
  • Estado latente programable (CWL) de CAS (ESCRIBA)
  • Longitud fija (BL) de la explosión de 8 y tajada (BC) de la explosión de 4 (vía el sistema de registro de modo [SEÑORA])
  • BC4 o BL8 a elección (OTF) simultáneo
  • El uno mismo restaura modo
  • TC de 0°C a 95°C
  • 64ms, ciclo 8192 restauran en 0°C a 85°C
  • 32ms en 85°C a 95°C
  • El uno mismo restaura la temperatura (SRT)
  • El uno mismo automático restaura (ASR)
  • Nivelación Write
  • Registro multiusos
  • Calibración del conductor de la salida

Cualidades técnicas

Descripción
Valor
Encuentre las piezas similares
Dimensiones del producto
8 x 14 x 0,965
 
Temperatura de funcionamiento
°C 0 a 95
 
Número de líneas de la entrada-salida
Pedazo 16
 
Número de pedazos por palabra
Pedazo 16
 
Densidad
1 GB
 
Tipo
DDR3L SDRAM
 
Anchura del autobús de dirección
Pedazo 13
 
Anchura del ómnibus de datos
Pedazo 16
 
Nivel de la investigación
Comercial
 
Temporeros de proceso máximos
260
 
Final de la ventaja
Lata|Plata|Cobre
 
Tarifa de reloj máxima
933 megaciclos
 
Cuenta de Pin
96
 
Voltaje de fuente de funcionamiento
1,35 V
 
Organización
los 64M x 16
 
Paquete del proveedor
FBGA
 
Corriente de funcionamiento máxima
63 mA
 
Montaje
Soporte superficial
 
Seleccione todos/no reelija como candidato todos
 

 

 

ECCN/UNSPSC

 

Descripción
Valor
ECCN:
EAR99
HORARIO B:
8542320023
HTSN:
8542320022
UNSPSC:
32101602
VERSIÓN DE UNSPSC:
V15.1101
Pedazos del chip CI 16 de la memoria de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J
Pedazos del chip CI 16 de la memoria de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: JPedazos del chip CI 16 de la memoria de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J

Contacto
Shenzhen Goldensun Electronics Technology Limited

Persona de Contacto: Cary

Teléfono: +8613760106370

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